jyd-rv32i-fpga-core

这是一个面向教学与竞赛的RV32I指令集FPGA CPU/SoC开源项目，基于SystemVerilog实现，支持在Xilinx Vivado环境中重建、仿真与验证。核心功能包括符合RV32I基础指令集（不含M/A/F扩展）的单周期CPU设计、可配置的内存测试激励生成（如smoke/branch/load-store导向）、以及配套的XSim仿真验证流程。项目强调可复现性、教育友好性与竞赛适配性，适用于计算机体系结构实验、数字电路课程设计、RISC-V原理学习及FPGA入门实践，不适用于工业级部署或高性能场景。