verilog-generator

Verilog Generator 是一个面向 AI 编程代理（Agent）的技能包，用于生成符合 Verilog-2001 标准的可综合 RTL 代码及配套自检测试平台。它通过结构化工作流、接口模板（如 AXI4、AXI-Stream、APB 等）、端口与时序行为确认机制、Python 参考契约和静态验证门控，提升硬件描述生成的确定性与工程可靠性。核心能力包括模块接口预定义、RTL 模板填充、测试平台生成、语义一致性校验及完整工作流追踪。适用于 FPGA 开发中需自动化、可复现、易审查的 RTL 设计场景，尤其适合集成在支持 Codex 或类似 Agent 架构的 EDA 工具链中。