verilog-generator

Verilog Generator 是一个用于生成Verilog-2001 RTL代码的工作流代理技能。该项目通过提供触发元数据、工作流指令、接口模板、确定性运行时辅助工具、示例及验证门，帮助从确认的硬件意图过渡到可综合的Verilog代码和自检测试平台，从而将AI编码代理转变为更可靠的RTL工程助手。其核心技术特点包括支持多种标准接口（如AXI-Stream, AXI4-Lite等）以及自定义接口形状，并且强调在编写代码前确保模块名称、端口定义、时钟复位行为等方面的准确性。适用于需要精确控制与高质量输出的数字电路设计场景，特别是当涉及到复杂接口设计或希望利用自动化手段提高开发效率时。