auto-arch-tournament

这是一个面向RISC-V CPU微架构自动优化的自主研究系统，通过闭环迭代实现硬件设计的自动化演进。系统基于SystemVerilog构建RV32IM处理器，每个迭代轮次由AI代理提出微架构假设（如分支预测、指令流水线优化等），自动生成RTL代码，在隔离工作区中完成形式验证（riscv-formal）、仿真（Verilator）和FPGA综合（Yosys/Nextpnr）全流程评估，并仅保留性能提升（CoreMark/MHz）的方案。适用于CPU微架构探索、硬件设计空间搜索、学术研究与教学实验等场景，支持多核并行迭代与可复现的版本化演进。