auto-arch-tournament

auto-arch-tournament 是一个面向 SystemVerilog RV32IM CPU 的自动化研究循环项目，旨在通过自动化的微架构假设、实现和验证过程来优化 CPU 性能。该项目使用 VHDL 语言编写，每轮迭代中，代理会提出一个新的微架构假设，在隔离的 Git 工作树中实现，并通过 riscv-formal、Verilator 和 FPGA 布局布线进行验证。只有在 CoreMark/MHz 指标上超过当前最优方案的假设才会被合并。每个核心都独立管理，允许并行处理多个核心而不互相干扰。适用于需要高效优化 RISC-V 处理器性能的研究场景或实际开发环境中。